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參與芯片或數(shù)字IP模塊的前端設計工作，負責RTL集成、驗證及綜合支持，協(xié)助團隊完成高性能、低功耗芯片開發(fā)目標。
崗位職責：
1. 根據(jù)設計spec完成數(shù)字模塊設計與集成，配合資深工程師優(yōu)化設計。
2. 編寫測試用例，完成模塊級功能仿真，配合完成邏輯綜合與時序分析。
3. 編寫、維護設計文檔，參與跨團隊技術討論。
4. 完成Lint/CDC流程。
任職要求：
1.電子/微電子/計算機相關專業(yè)碩士及以上學歷，2年以上數(shù)字前端設計經驗。
2.熟練使用Verilog/SystemVerilog進行RTL設計，了解可綜合編碼規(guī)范；熟悉ASIC基礎流程，仿真、綜合、時序約束；能使用Python/Perl/TCL編寫基礎自動化腳本，。
4. 掌握CPU，總線或常用接口協(xié)議，有FPGA原型驗證經驗優(yōu)先。