職位描述
Verilog HDL電路圖PCB設(shè)計
崗位職責(zé)：
1. FPGA邏輯的開發(fā)（Verilog）；
2.電路板的設(shè)計和調(diào)試。
技能要求：
1.熟練使用Altium Deisgner 或 Cadence.
2.熟練使用Verilog語言.
3.使用Quartus 或 Vivado等FPGA開發(fā)工具 .
4.加分項：熟練使用 LabWindows CVI，或 Qt 或 Visual Studio 等 IDE .
5.能吃苦，敢于拼搏.
6.到北京、上海等地出差 。
職位福利：五險一金、績效獎金、餐補、節(jié)日福利、項目獎金、大牛帶隊
職位亮點：公司氛圍好，福利待遇優(yōu)厚
工作地點
香坊區(qū)哈爾濱工業(yè)大學(xué)科學(xué)園2A棟
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職位發(fā)布者
陳曉雪/人事經(jīng)理
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哈爾濱百思泰科技有限公司哈爾濱百思泰科技有限公司致力于航空及航天領(lǐng)域先進(jìn)測試系統(tǒng)的研發(fā)與銷售。公司技術(shù)實力雄厚，研發(fā)人員包括哈工大博士、碩士以及各大高校的優(yōu)秀本科生。公司目前處于高速增長階段，“天生我材必有用”，期待更多優(yōu)秀人才的加入！
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