模擬設(shè)計中高級、專家崗均在招,薪資可談
1.負(fù)責(zé)進(jìn)行系統(tǒng)級的可行性分析,定義芯片規(guī)格,并設(shè)計關(guān)鍵模擬電路模塊的架構(gòu)。這包括主導(dǎo)高速接口、時鐘電路、電源管理電路等復(fù)雜模擬IP的技術(shù)路徑選擇和創(chuàng)新突破
2.獨立完成或指導(dǎo)團(tuán)隊進(jìn)行晶體管線路線圖設(shè)計、仿真驗證,并規(guī)劃版圖布局,指導(dǎo)版圖工程師實現(xiàn)高質(zhì)量版圖。還需要制定芯片的測試方案,參與調(diào)試和失效分析,確保設(shè)計性能在實驗室測試和量產(chǎn)中得以實現(xiàn)。
3.在團(tuán)隊中扮演技術(shù)領(lǐng)航者的角色,負(fù)責(zé)能力建設(shè),指導(dǎo)初級工程師,并與其他部門緊密協(xié)作。同時,需要撰寫清晰的設(shè)計文檔、測試報告和技術(shù)專利。
4.參與建立和優(yōu)化芯片研發(fā)、測試的完整流程,并具備一定的項目管理能力,能夠確保項目按時高質(zhì)量交付。
1.本科及以上學(xué)歷,微電子、電子工程、計算機(jī)、通信等相關(guān)專業(yè)背景。
2.需要具備扎實的半導(dǎo)體器件物理和集成電路工藝知識基礎(chǔ),并對CMOS或BCD等工藝有深入理解。
3.精通Cadence等EDA設(shè)計工具套件,包括原理圖輸入、仿真、版圖等。同時,需要熟悉Calibre等版圖驗證工具,并能夠使用Python、Perl或TCL等腳本語言提升設(shè)計自動化水平
4.10年及以上模擬IC設(shè)計經(jīng)驗,擁有從架構(gòu)設(shè)計到成功流片及量產(chǎn)的全流程經(jīng)驗。在特定技術(shù)領(lǐng)域(如ADC/DAC、PLL、SerDes、DC-DC、LDO等)有實際流片經(jīng)驗,尤其是在先進(jìn)工藝節(jié)點上的經(jīng)驗
5.具備優(yōu)秀的問題分析與解決能力、良好的溝通協(xié)調(diào)能力、團(tuán)隊合作精神以及強(qiáng)烈的責(zé)任心和主動性