1.負(fù)責(zé)芯片版圖的布局規(guī)劃、物理實(shí)現(xiàn)(布局布線)和全面驗(yàn)證(如DRC, LVS),確保設(shè)計(jì)符合工藝規(guī)則和性能目標(biāo)。
2.作為項(xiàng)目的版圖負(fù)責(zé)人(TOP Layout),主導(dǎo)或深度參與版圖規(guī)劃,并與電路設(shè)計(jì)、工藝工程師等多方緊密協(xié)作。
3.建立和優(yōu)化版圖設(shè)計(jì)流程、規(guī)范;負(fù)責(zé)或參與最終版圖數(shù)據(jù)的檢查(JDV),確保流片成功。
1.本科及以上學(xué)歷,微電子、材料、電子工程、機(jī)械工程、物理等相關(guān)專業(yè)。
2.精通Cadence Virtuoso、Synopsys IC Compiler等版圖設(shè)計(jì)工具和Calibre等驗(yàn)證工具。熟悉CMOS、BCD等半導(dǎo)體工藝
3.具備出色的跨部門溝通協(xié)調(diào)能力和團(tuán)隊(duì)合作精神
4.掌握ESD、Latch-up等可靠性設(shè)計(jì)知識(shí)。對(duì)寄生效應(yīng)、器件匹配、信號(hào)完整性有深刻理解
5.10年以上版圖設(shè)計(jì)經(jīng)驗(yàn),具備多個(gè)工藝節(jié)點(diǎn)、復(fù)雜芯片(尤其是模擬/數(shù)?;旌闲酒┑某晒α髌?jīng)驗(yàn)。