崗位職責(zé)
一、基礎(chǔ)模塊設(shè)計(jì)與開(kāi)發(fā)
1. 根據(jù)項(xiàng)目需求,完成數(shù)字電路模塊的 RTL 代碼編寫(xiě)(Verilog/SV),實(shí)現(xiàn)功能邏輯的硬件化映射,如 UART、SPI、GPIO 等基礎(chǔ) IP 開(kāi)發(fā)。
2. 參與模塊級(jí)仿真驗(yàn)證,使用 VCS/Questa 搭建測(cè)試環(huán)境,編寫(xiě)測(cè)試用例,提升功能覆蓋率至 95% 以上。
3. 協(xié)助完成邏輯綜合(DC/Genus)及時(shí)序分析(PrimeTime),優(yōu)化面積與功耗指標(biāo)。
二、全流程輔助與協(xié)同
1. 支持 FPGA 原型驗(yàn)證,完成代碼移植與調(diào)試,配合測(cè)試團(tuán)隊(duì)定位功能異常。
參與 DFT(可測(cè)性設(shè)計(jì)),協(xié)助插入掃描鏈、MBIST 結(jié)構(gòu),提升芯片可測(cè)試性。
編寫(xiě)設(shè)計(jì)文檔(如 RTL 設(shè)計(jì)說(shuō)明、仿真報(bào)告),維護(hù)版本控制(Git/SVN)。
三、技術(shù)學(xué)習(xí)與工具應(yīng)用
1. 學(xué)習(xí)先進(jìn) EDA 工具鏈(如 Synopsys/Cadence),掌握腳本語(yǔ)言(Python/Tcl)實(shí)現(xiàn)流程自動(dòng)化。
2. 參與跨團(tuán)隊(duì)技術(shù)交流,理解模擬電路基礎(chǔ)(如時(shí)鐘樹(shù)、電源網(wǎng)絡(luò))對(duì)數(shù)字設(shè)計(jì)的影響。
3. 跟蹤行業(yè)技術(shù)動(dòng)態(tài),參與內(nèi)部培訓(xùn)(如數(shù)字 IC 設(shè)計(jì)方法論、低功耗設(shè)計(jì))。
任職要求
一、專(zhuān)業(yè)背景與經(jīng)驗(yàn)
1. 微電子、電子工程等相關(guān)專(zhuān)業(yè),本科及以上學(xué)歷,碩士?jī)?yōu)先。
2. 熟悉數(shù)字電路基礎(chǔ)(如組合邏輯、時(shí)序邏輯、狀態(tài)機(jī)),具備 Verilog 編程能力。
3. 了解 ASIC 設(shè)計(jì)流程(RTL→GDSII),有 FPGA 開(kāi)發(fā)經(jīng)驗(yàn)者優(yōu)先。
二、技術(shù)能力
1. 掌握 Vivado/Quartus 等 FPGA 開(kāi)發(fā)工具,能完成簡(jiǎn)單模塊的綜合與布局布線(xiàn)。
2. 熟悉 ModelSim/VCS 仿真工具,可編寫(xiě)基礎(chǔ)測(cè)試平臺(tái)。
3. 了解 Linux 系統(tǒng)操作,具備 Python/Tcl 腳本編寫(xiě)基礎(chǔ)。
三、軟技能與素養(yǎng)
1. 具備快速學(xué)習(xí)能力,能在導(dǎo)師指導(dǎo)下獨(dú)立完成任務(wù)。
2. 良好的團(tuán)隊(duì)協(xié)作意識(shí),主動(dòng)溝通設(shè)計(jì)進(jìn)展與問(wèn)題。
3. 對(duì)技術(shù)細(xì)節(jié)有較強(qiáng)敏感度,能細(xì)致分析代碼邏輯。