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1. 負(fù)責(zé)訪存子系統(tǒng)的驗(yàn)證計(jì)劃制定和測(cè)試用例編寫，根據(jù)設(shè)計(jì)需求和規(guī)格文檔，設(shè)計(jì)全面的驗(yàn)證場(chǎng)景，確保系統(tǒng)功能的正確性。
2. 搭建訪存子系統(tǒng)的驗(yàn)證平臺(tái)，包括硬件仿真環(huán)境和軟件仿真環(huán)境，配置驗(yàn)證工具和測(cè)試激勵(lì)。
3. 執(zhí)行訪存子系統(tǒng)的功能驗(yàn)證和回歸測(cè)試，記錄測(cè)試結(jié)果，分析測(cè)試數(shù)據(jù)，及時(shí)反饋驗(yàn)證過程中發(fā)現(xiàn)的問題，并協(xié)助設(shè)計(jì)團(tuán)隊(duì)進(jìn)行問題定位和解決。
4. 參與驗(yàn)證流程的優(yōu)化和改進(jìn)工作，提高驗(yàn)證效率和質(zhì)量，積累驗(yàn)證經(jīng)驗(yàn)和案例，為后續(xù)項(xiàng)目提供參考。

任職要求：

1. 計(jì)算機(jī)、電子信息等相關(guān)專業(yè)本科及以上學(xué)歷；
2. 熟悉 ASIC 設(shè)計(jì)驗(yàn)證流程和方法，了解數(shù)字電路驗(yàn)證的基本原理和技術(shù)；
3. 熟練掌握 Verilog 或 SystemVerilog 硬件描述語言，具備一定的代碼編寫和調(diào)試能力，能夠編寫測(cè)試激勵(lì)和驗(yàn)證腳本；
4. 熟悉常用的驗(yàn)證工具，如 VCS、Verdi、NCSim 等仿真工具，以及 UVM 驗(yàn)證方法學(xué)，能夠運(yùn)用這些工具和方法進(jìn)行高效的驗(yàn)證工作；
5. 具備良好的問題分析和解決能力，能夠獨(dú)立排查和解決驗(yàn)證過程中遇到的一般性問題；
6. 具備良好的團(tuán)隊(duì)協(xié)作精神和溝通能力，能夠與設(shè)計(jì)團(tuán)隊(duì)、驗(yàn)證團(tuán)隊(duì)等密切合作，共同完成驗(yàn)證任務(wù)。