職位描述
SerDesCadenceSynopsysVerilog HDL
崗位職責(zé)：
1. 進(jìn)行serdes中PCS的功能驗(yàn)證與設(shè)計(jì);2. 進(jìn)行serdes中均衡算法的功能驗(yàn)證與設(shè)計(jì);
3. 進(jìn)行數(shù)字濾波器的設(shè)計(jì)與驗(yàn)證；
4. 維護(hù)混合仿真的數(shù)字模型。
崗位要求：
1. 微電子、電子工程相關(guān)專業(yè)碩士學(xué)歷；
2. 熟悉IC設(shè)計(jì)流程，掌握數(shù)字電路與模擬電路基礎(chǔ)知識；
3. 熟悉IC設(shè)計(jì)工具，如Cadence、Synopsys等公司的開發(fā)環(huán)境；
4. 具有verilog代碼編寫經(jīng)歷，熟悉數(shù)字設(shè)計(jì)和驗(yàn)證流程，有混合信號的仿真經(jīng)驗(yàn)更佳。
2. 熟悉IC設(shè)計(jì)流程，掌握數(shù)字電路與模擬電路基礎(chǔ)知識；
3. 熟悉IC設(shè)計(jì)工具，如Cadence、Synopsys等公司的開發(fā)環(huán)境；
4. 具有verilog代碼編寫經(jīng)歷，熟悉數(shù)字設(shè)計(jì)和驗(yàn)證流程，有混合信號的仿真經(jīng)驗(yàn)更佳。
工作地點(diǎn)
濟(jì)南歷城區(qū)未來創(chuàng)業(yè)廣場3號樓18層
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山東芯慧微電子科技有限公司山東芯慧微電子科技有限公司，創(chuàng)立于2019年7月，創(chuàng)業(yè)團(tuán)隊(duì)來自于中科院電子所可編程芯片與系統(tǒng)研究室。公司堅(jiān)持用戶導(dǎo)向、創(chuàng)新驅(qū)動，秉承中科院“解決國家戰(zhàn)略和經(jīng)濟(jì)社會發(fā)展重大科技問題”的使命。瞄準(zhǔn)航天、軍工、信息安全、工業(yè)控制、通信等行業(yè)需求，研制自主可控的大規(guī)模、高可靠FPGA芯片產(chǎn)品。面向人工智能、數(shù)據(jù)中心等新興產(chǎn)業(yè)需求，研發(fā)新型可編程深度學(xué)習(xí)神經(jīng)網(wǎng)絡(luò)陣列FPNA芯片。針對關(guān)鍵專用芯片國產(chǎn)化替代需求，研發(fā)時鐘芯片和紅外焦平面讀出電路芯片，同時，提供高性能集成電路設(shè)計(jì)服務(wù)。
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