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崗位職責：
1. 負責數(shù)字電路（Verilog/VHDL）的形式驗證（Formal Verification），包括但不限于等價性檢查（EC）、模型檢查（Model Checking）、屬性驗證（Property Verification）等。
2. 開發(fā)、優(yōu)化和維護形式驗證工具或腳本。
3. 與設(shè)計團隊協(xié)作，制定形式驗證策略，編寫屬性的形式化描述。
4. 研究前沿形式驗證技術(shù)，解決形式驗證中的復雜問題。。
核心技能：
1. 形式驗證基礎(chǔ)
ü 熟悉形式驗證理論（如模型檢查、定理證明）。
ü 熟練使用業(yè)界工具（如Cadence JasperGold、Synopsys VC Formal、Yosys等）。
ü 能編寫高質(zhì)量的SVA（SystemVerilog Assertions）或PSL屬性。
2. Verilog/數(shù)字電路
ü 精通Verilog/VHDL，理解數(shù)字電路設(shè)計。
ü 熟悉RTL設(shè)計缺陷（如死鎖、數(shù)據(jù)完整性）的常見形式化驗證模式。
3. 工具開發(fā)能力
ü 有形式驗證工具開發(fā)經(jīng)驗者優(yōu)先。
應聘要求：
ü 學歷：碩士及以上（計算機/電子工程/數(shù)學等相關(guān)專業(yè)），優(yōu)秀本科生可放寬。
ü 經(jīng)驗：3年以上形式驗證或工具開發(fā)經(jīng)驗（應屆生需有相關(guān)項目或論文）。
ü 語言：能閱讀英文技術(shù)文檔。