職責(zé)描述: 應(yīng)聘者需要與版圖團(tuán)隊(duì)成員一起完成Si/Ge和CMOS工藝下高速/模擬電路的模塊或者頂層版圖設(shè)計(jì)。同時(shí)與模擬電路設(shè)計(jì)工程師緊密合作,優(yōu)化版圖的布局以獲得最佳性能。
任職要求:
1. 電氣工程專業(yè)本科及以上學(xué)歷
2. 熟練掌握Cadence Virtuoso, Mentor Calibre / Assura 作為設(shè)計(jì)、驗(yàn)證工具 (能編寫skill/assura/calibre腳本者優(yōu)先考慮);
3. 有在節(jié)點(diǎn)0.18um的 Si/Ge 或CMOS的布局布線經(jīng)驗(yàn)。(有頂層設(shè)計(jì)流片經(jīng)驗(yàn)者優(yōu)先考慮); 4. 熟練應(yīng)用fab提供的文檔進(jìn)行LVS、DRC、ERC、ANT、XRC等驗(yàn)證;
5. 了解基礎(chǔ)電路概念、半導(dǎo)體器件物理、信號(hào)處理和控制理論;
6. 熟練使用計(jì)算機(jī),工程工作站,能用英文口頭和書面溝通,能與客戶/同事溝通,能適應(yīng)快節(jié)奏和有壓力的工作環(huán)境。
7. 接受有版圖培訓(xùn)經(jīng)驗(yàn)者或應(yīng)屆生