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工作職責(zé)

1. 獨(dú)立主導(dǎo)完成芯片復(fù)雜模塊的從RTL到GDS完整flow； 2. 攻堅(jiān)模塊時序（Timing）、擁塞（Congestion）及設(shè)計(jì)規(guī)則檢查（DRC）等關(guān)鍵問題； 3. 參與解決芯片級，專項(xiàng)問題，確保芯片物理實(shí)現(xiàn)符合設(shè)計(jì)規(guī)范與性能目標(biāo)； 4. 深度參與 PD流程（flow）的搭建，優(yōu)化與完善，協(xié)同制定并迭代相關(guān) checklist

任職資格

1. 系統(tǒng)掌握芯片后端 APR 全流程，包括 floorplan、place、Power 規(guī)劃、CTS、時序分析、布局布線等關(guān)鍵環(huán)節(jié)的原理與實(shí)踐方法； 2. 精通tcl、perl、python 中至少一種腳本語言，能熟練運(yùn)用腳本實(shí)現(xiàn)流程自動化、數(shù)據(jù)處理與工具定制； 3. 獨(dú)立完成有挑戰(zhàn)的Block 級別物理設(shè)計(jì)（PD），熟練駕馭后端主流 EDA 工具（如 Innovus、ICC2 等），能高效完成工具配置與設(shè)計(jì)實(shí)施； 4. 擁有出色的跨團(tuán)隊(duì)溝通能力，能清晰傳遞技術(shù)信息、協(xié)同解決跨環(huán)節(jié)問題 經(jīng)驗(yàn)要求：1. 至少3年芯片后端 APR 工作經(jīng)驗(yàn)，獨(dú)立完成過多個復(fù)雜Block的APR全流程設(shè)計(jì) 2. 具備28nm及以下先進(jìn)工藝節(jié)點(diǎn)流片經(jīng)驗(yàn)，且有主流 Foundry的流片合作經(jīng)歷 3. 有先進(jìn)工藝節(jié)點(diǎn)（如16nm/7nm）設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先，參與過復(fù)雜ASIC芯片后端設(shè)計(jì)項(xiàng)目者優(yōu)先 4. 有Bumping，Physical verification經(jīng)驗(yàn)者優(yōu)先