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崗位職責：
1、完成模塊級結(jié)構(gòu)設計，RTL實現(xiàn)及相關(guān)工作；
2、協(xié)助芯片級架構(gòu)設計、RTL實現(xiàn)及相關(guān)工作；
3、參與邏輯綜合，靜態(tài)時序分析，一致性驗證等；
4、參與RISC-V核的功能迭代升級；
5、參與常規(guī)數(shù)字外設（USART、IIC、SPI等）的功能迭代升級；
6、參與芯片的樣品調(diào)試。
任職要求：
1、深入理解ASIC設計流程，熟練掌握Verilog/System Verilog語言和數(shù)字邏輯設計驗證方法；
2、熟練使用Linux環(huán)境和相關(guān)EDA工具軟件，熟悉至少一種腳本語言如TCL， Perl和Python等;
3、良好的溝通能力及團隊合作精神；
4、具有SpinalHDL或Chisel等開發(fā)經(jīng)驗者優(yōu)先考慮；
5、有RISC-V或車規(guī)SoC架構(gòu)設計經(jīng)驗者優(yōu)先考慮；
6、碩士以上學歷，微電子，集成電路，計算機，軟件專業(yè)優(yōu)先。
員工福利：
五險一金、年終獎金、帶薪休假、年度體檢、節(jié)日禮金、生日禮金、防暑降溫費、加班餐、團建活動、彈性打卡工作制、五星工作環(huán)境