崗位職責(zé)：
1.參與產(chǎn)品系統(tǒng)方案研討、設(shè)計與評審，協(xié)助完成信號處理系統(tǒng)方案設(shè)計及FPGA實現(xiàn)；
2.根據(jù)產(chǎn)品需求，進行算法建模、仿真驗證、邏輯設(shè)計及板級調(diào)試；
3.負責(zé)FPGA側(cè)功能開發(fā)，包括 SV報文解析、GOOSE收發(fā)、PT/CT采樣、B碼對時等模塊的設(shè)計與實現(xiàn)；
4.與嵌入式軟件工程師協(xié)作，完成 ZYNQ PS+PL協(xié)同接口（AXI總線、DMA、DDR共享數(shù)據(jù)） 的設(shè)計與調(diào)試；
5.參與產(chǎn)品技術(shù)創(chuàng)新與優(yōu)化，持續(xù)提升系統(tǒng)性能與可靠性；包括一次調(diào)頻、快速無功調(diào)壓、虛擬慣量控制等電力控制算法在FPGA側(cè)的硬件實現(xiàn)與優(yōu)化；
6.編寫FPGA開發(fā)的相關(guān)設(shè)計文檔，包括設(shè)計說明書、約束文件、測試文檔、版本記錄等；
7.參與整機聯(lián)調(diào)與型式試驗，配合軟件、硬件、測試團隊進行系統(tǒng)驗證和現(xiàn)場支持。
任職要求：
1.學(xué)歷與專業(yè)背景：電子工程、微電子、通信工程、自動化或相關(guān)專業(yè)，本科及以上學(xué)歷；
2.項目經(jīng)驗要求：具備完整FPGA項目開發(fā)三年以上經(jīng)驗，有基于ZYNQ系列（如ZYNQ-7000、ZYNQ Ultrascale+）平臺的工程項目經(jīng)驗值優(yōu)先；
3.技術(shù)能力要求：
（1）熟練掌握 Verilog 硬件描述語言，具備良好的代碼風(fēng)格與模塊化設(shè)計能力；
（2）熟悉FPGA開發(fā)全流程，包括：架構(gòu)設(shè)計、仿真驗證、管腳規(guī)劃、時序約束（XDC）、邏輯分割與優(yōu)化；
（3）熟悉AXI總線接口、DDR訪問、DMA數(shù)據(jù)流設(shè)計，能與ARM核協(xié)同開發(fā)；熟悉常用接口協(xié)議（UART、I2C、SPI、LVDS、RS485、Ethernet 等）；
（4）具有 AD/DA接口、采樣數(shù)據(jù)定點化處理、FFT、濾波算法實現(xiàn)經(jīng)驗者優(yōu)先；有電力通信協(xié)議（IEC61850、GOOSE、SV、MODBUS、104/103）實現(xiàn)經(jīng)驗值優(yōu)先；
（5）熟練使用 Vivado、ModelSim/QuestaSim、Matlab/Simulink 等開發(fā)工具；
（6）能熟練使用示波器、邏輯分析儀、信號源、頻譜儀等儀器完成系統(tǒng)調(diào)試；
（7）具備良好的溝通協(xié)調(diào)能力、問題分析與解決能力，具備團隊協(xié)作精神。
加分項（優(yōu)先考慮）：
1.熟悉 ZYNQ PS+PL 協(xié)同設(shè)計；
2.有參與電力二次設(shè)備，保護測控，儲能控制器等相關(guān)項目經(jīng)驗；
3.參與過信號采集與處理、FFT、濾波、控制算法FPGA實現(xiàn) 等項目；
4.熟悉IEC61850、GOOSE、SV、NTP/IRIG-B對時機制；
5.有一定的 C / Python 腳本能力者優(yōu)先（用于算法驗證或測試自動化）。
福利待遇：
1.薪酬保障：
提供具有競爭力的薪資體系，含年終獎、交補、餐補、差旅補貼、通訊補貼等；
2.假期福利：
公司具備完善的假期制度，包括但不限于每月提供一定額度帶薪事假和病假，同時享有帶薪年假等法定假期；
3.節(jié)日關(guān)懷：
傳統(tǒng)節(jié)假日發(fā)放節(jié)日慰問金或禮品，讓員工感受家的溫暖；
4.工作時間：
8小時彈性工作時間：08:30-17:30或09:00-18:00，午休12:00-13:30；周末雙休