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1.主導大規(guī)模SoC芯片或先進工藝節(jié)點（如7nm及以下）? 的物理實現(xiàn)工作。能夠進行頂層架構(gòu)的布局規(guī)劃，制定物理實現(xiàn)策略，并預見和解決在深亞微米工藝下面臨的復雜挑戰(zhàn)，如信號完整性（SI）、低功耗設(shè)計（UPF/CPF）和可制造性設(shè)計（DFM）
2.主導或深度參與后端設(shè)計流程和方法的優(yōu)化與創(chuàng)新，利用TCL、Python、Perl等腳本語言開發(fā)自動化工具，提升設(shè)計效率和質(zhì)量，解決芯片設(shè)計后端遇到的最棘手的時序、功耗、信號完整性和物理驗證問題
3.作為技術(shù)核心接口，與前端設(shè)計、DFT（可測試性設(shè)計）、模擬混合信號（AMS）以及封裝團隊緊密協(xié)作，確保物理實現(xiàn)方案滿足系統(tǒng)級需求。負責完成物理驗證（DRC, LVS, ERC等），并生成完整的設(shè)計文檔，指導后續(xù)的流片（Tape-out）和生產(chǎn)測試

1.本科及以上學歷，微電子、集成電路、電子工程等相關(guān)專業(yè)
2.8年以上資深經(jīng)驗，有主導復雜SoC芯片在先進工藝（如7nm/5nm）下成功流片的紀錄，能證明其技術(shù)領(lǐng)導力和架構(gòu)決策能力
3.精通數(shù)字芯片物理實現(xiàn)的全流程、靜態(tài)時序分析（STA）原理和低功耗設(shè)計方法。深刻理解半導體器件物理和深亞微米工藝下的設(shè)計挑戰(zhàn)（如SI、PVT變異等）。對芯片系統(tǒng)級設(shè)計（如跨時鐘域、電源域）有深刻理解，能進行技術(shù)前瞻性布局，預見并解決跨領(lǐng)域技術(shù)挑戰(zhàn)
4.熟練使用行業(yè)主流EDA工具，如Synopsys的Fusion Compiler, IC Compiler II, PrimeTime; Cadence的Innovus, Tempus等。精通TCL、Shell、Python等至少一種腳本語言，用于流程自動化和問題排查。具備強大的腳本開發(fā)能力以優(yōu)化設(shè)計流程，并對EDA工具的內(nèi)在原理有深入理解，能進行工具選型和評估
5.出色的分析解決問題能力、責任心、團隊協(xié)作和溝通能力。具備技術(shù)規(guī)劃、決策和影響力，能夠清晰闡述技術(shù)方案，推動跨團隊合作，并具備培養(yǎng)和指導團隊成員的能力