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崗位職責(zé)：
1. 負(fù)責(zé)數(shù)模混合芯片中模擬電路的詳細(xì)設(shè)計(jì)、實(shí)現(xiàn)、驗(yàn)證等工作；
2. 負(fù)責(zé)開(kāi)發(fā)和優(yōu)化各種模擬電路，確保它們符合產(chǎn)品的性能和質(zhì)量標(biāo)準(zhǔn)；
3. 根據(jù)產(chǎn)品需求和規(guī)范，設(shè)計(jì)和優(yōu)化電路以滿足性能指標(biāo)，如增益、帶寬、噪聲和穩(wěn)定性等。
4. 進(jìn)行電路仿真和驗(yàn)證，確保設(shè)計(jì)的準(zhǔn)確性和可靠性。
5. 參與原型制作和測(cè)試，解決設(shè)計(jì)中的問(wèn)題和改進(jìn)提案。
6. 協(xié)作團(tuán)隊(duì)成員，包括硬件工程師、軟件工程師和產(chǎn)品經(jīng)理，確保設(shè)計(jì)的集成和協(xié)調(diào)。
7. 支持產(chǎn)品生產(chǎn)階段，解決生產(chǎn)中的電路相關(guān)問(wèn)題，并提供技術(shù)支持和培訓(xùn)。
任職要求：
1. 微電子相關(guān)專(zhuān)業(yè)畢業(yè)，碩士及以上學(xué)歷。
2. 扎實(shí)的AnalogandMixed-SignalIC基礎(chǔ)與設(shè)計(jì)經(jīng)驗(yàn)，尤其高速接口Transmitter，Receiver，PLL，CTLE方面經(jīng)驗(yàn)。
3. 有Highspeedserdes、analogPHY、DDRIO，PLL設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先。
4. 擁有先進(jìn)工藝設(shè)計(jì)經(jīng)驗(yàn)28nm，16nm，14nm，12nm等設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先。
5. 擁有較好的高速接口layout設(shè)計(jì)經(jīng)驗(yàn)。
6. 熟悉AnalogModeling相關(guān)技術(shù)及方法（verilog，VerilogA，Verilog-AMS）。
7. 善于發(fā)現(xiàn)，思考并挖掘解決問(wèn)題的能力，具有一定的analog設(shè)計(jì)sense。
8. 具備良好的溝通能力和團(tuán)隊(duì)協(xié)作能力，具備較好的英文能力。