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崗位職責(zé)
1.架構(gòu)與方案設(shè)計(jì)：負(fù)責(zé)SoC的架構(gòu)設(shè)計(jì)，并對(duì)設(shè)計(jì)進(jìn)行建模，仿真，保證滿足設(shè)計(jì)目標(biāo)，結(jié)合產(chǎn)品需求與技術(shù)趨勢(shì)，確定芯片的功能模塊、接口定義、性能指標(biāo)等關(guān)鍵參數(shù)，輸出高質(zhì)量的架構(gòu)文檔與設(shè)計(jì)規(guī)范，為后續(xù)開發(fā)提供清晰指引。
2.設(shè)計(jì)開發(fā)與管控：統(tǒng)籌 SOC 芯片的前端設(shè)計(jì)工作，包含SoC頂層、PCIe，DDR，UCIe等高速接口和MPU等子系統(tǒng)等的RTL設(shè)計(jì)，集成，驗(yàn)證。建立設(shè)計(jì)評(píng)審機(jī)制，對(duì)關(guān)鍵設(shè)計(jì)節(jié)點(diǎn)進(jìn)行嚴(yán)格把控，及時(shí)發(fā)現(xiàn)并解決設(shè)計(jì)中的技術(shù)難題。
3.統(tǒng)籌負(fù)責(zé)SoC時(shí)鐘、復(fù)位、總線、低功耗、調(diào)試和管理等功能設(shè)計(jì)。
4.負(fù)責(zé)尋找芯片設(shè)計(jì)所需IP和IP的evaluation工作。
5.協(xié)助芯片硅前驗(yàn)證工作，包括FPGA原型測(cè)試和emulation測(cè)試的規(guī)劃，調(diào)試，驗(yàn)證。
6.協(xié)助芯片的硅后驗(yàn)證工作，包含芯片的功能，性能，功耗，穩(wěn)定性，可靠性測(cè)試和characterization工作。
7.作為后端設(shè)計(jì)接口人，對(duì)后端設(shè)計(jì)提供技術(shù)支持。
8.協(xié)助產(chǎn)品團(tuán)隊(duì)完成芯片的量產(chǎn)測(cè)試，提高產(chǎn)品的良率。
9.團(tuán)隊(duì)管理與技術(shù)提升：管理設(shè)計(jì)團(tuán)隊(duì)，合理分配設(shè)計(jì)任務(wù)，制定項(xiàng)目開發(fā)計(jì)劃，跟蹤項(xiàng)目進(jìn)度，確保項(xiàng)目按時(shí)完成。組織團(tuán)隊(duì)成員進(jìn)行技術(shù)學(xué)習(xí)與交流，提升團(tuán)隊(duì)整體的設(shè)計(jì)能力與創(chuàng)新意識(shí)，培養(yǎng)核心技術(shù)人才。
10.跨部門協(xié)作與資源協(xié)調(diào)：與驗(yàn)證、后端、軟件、市場(chǎng)等部門保持緊密溝通與協(xié)作，明確各部門在芯片設(shè)計(jì)過程中的職責(zé)與接口，協(xié)調(diào)解決跨部門協(xié)作中出現(xiàn)的問題。合理調(diào)配公司內(nèi)部的技術(shù)資源與設(shè)備資源，保障設(shè)計(jì)工作的順利開展。
11.技術(shù)文檔與知識(shí)產(chǎn)權(quán)管理：組織編寫和完善芯片設(shè)計(jì)過程中的各類技術(shù)文檔，如設(shè)計(jì)說明書、用戶手冊(cè)等，確保文檔的準(zhǔn)確性、完整性和規(guī)范性。重視知識(shí)產(chǎn)權(quán)保護(hù)，推動(dòng)團(tuán)隊(duì)進(jìn)行專利申請(qǐng)與技術(shù)創(chuàng)新，維護(hù)公司的核心技術(shù)權(quán)益。
任職要求
1.教育背景：微電子、電子工程、計(jì)算機(jī)科學(xué)與技術(shù)等相關(guān)專業(yè)，碩士及以上學(xué)歷，博士學(xué)歷優(yōu)先。
2.工作經(jīng)驗(yàn)：具有5年以上 SOC 芯片設(shè)計(jì)經(jīng)驗(yàn)，其中 4 年以上團(tuán)隊(duì)管理經(jīng)驗(yàn)，至少主導(dǎo)過 2 款以上成功量產(chǎn)的 GPU 或高性能 SOC 芯片設(shè)計(jì)項(xiàng)目，熟悉芯片從架構(gòu)設(shè)計(jì)到量產(chǎn)的全流程，有在GPGPU公司相關(guān)工作經(jīng)驗(yàn)。有先進(jìn)工藝節(jié)點(diǎn)設(shè)計(jì)經(jīng)驗(yàn)；有成功流片經(jīng)驗(yàn)和產(chǎn)品量產(chǎn)經(jīng)驗(yàn)；
3.專業(yè)技能：
?精通 SOC 芯片架構(gòu)設(shè)計(jì)，熟悉 CPU、GPU等核心處理器的工作原理與接口特性，能夠根據(jù)產(chǎn)品需求進(jìn)行合理的架構(gòu)選型與優(yōu)化。
?熟練掌握 Verilog/VHDL 等硬件描述語(yǔ)言，具備扎實(shí)的數(shù)字電路設(shè)計(jì)基礎(chǔ)，能夠獨(dú)立完成復(fù)雜模塊的 RTL 設(shè)計(jì)與仿真驗(yàn)證。
?熟悉 AMBA、NoC、PCIe、DDR 等主流總線協(xié)議與接口標(biāo)準(zhǔn)，了解低功耗設(shè)計(jì)技術(shù)（如 DVFS、Power Gating 等），能夠在設(shè)計(jì)中有效應(yīng)用以滿足產(chǎn)品的功耗要求。
?掌握主流的 EDA 設(shè)計(jì)工具（如 Synopsys、Cadence 系列工具），熟悉芯片設(shè)計(jì)流程中的時(shí)序分析、功耗分析、可測(cè)性設(shè)計(jì)等關(guān)鍵環(huán)節(jié)。
?熟悉低功耗設(shè)計(jì)流程，有upf/cpf設(shè)計(jì)經(jīng)驗(yàn)。
?有RISC-V CPU、PCIe、DDR等IP的選型和集成經(jīng)驗(yàn)。
?有clock、reset、debug、AXI總線等設(shè)計(jì)和集成經(jīng)驗(yàn)。
4.能力素質(zhì)：具備良好的技術(shù)領(lǐng)導(dǎo)力與決策能力，能夠準(zhǔn)確把握行業(yè)技術(shù)發(fā)展趨勢(shì)，為團(tuán)隊(duì)制定合理的技術(shù)發(fā)展方向。擁有出色的溝通協(xié)調(diào)能力與團(tuán)隊(duì)合作精神，能夠有效推動(dòng)跨部門項(xiàng)目的進(jìn)展。具有高度責(zé)任感，具備較強(qiáng)的抗壓能力與解決復(fù)雜問題的能力，能夠適應(yīng)高強(qiáng)度、快節(jié)奏的工作環(huán)境。
工作地點(diǎn)：珠海，深圳，西安，北京（任選一）