工作職責(zé):
1、負(fù)責(zé)7nm工藝下SoC或?qū)S眯酒哪K級(jí)/系統(tǒng)級(jí)邏輯設(shè)計(jì),基于產(chǎn)品需求完成RTL代碼編寫、模塊劃分與架構(gòu)細(xì)化,確保代碼的可綜合性、可測(cè)試性與低功耗特性。
2、參與芯片需求分析與規(guī)格定義,協(xié)同架構(gòu)師完成功能拆解,輸出模塊概要/詳細(xì)設(shè)計(jì)、時(shí)序約束文檔。
3、開展邏輯仿真與功能驗(yàn)證的前期工作,編寫測(cè)試點(diǎn)與典型測(cè)試用例,配合驗(yàn)證團(tuán)隊(duì)完成模塊級(jí)、系統(tǒng)級(jí)驗(yàn)證,定位并修復(fù)設(shè)計(jì)中的功能與時(shí)序問題。
4、對(duì)接邏輯綜合工程師,提供清晰的設(shè)計(jì)約束與接口定義,參與綜合方案評(píng)審,解決綜合過程中出現(xiàn)的設(shè)計(jì)相關(guān)問題。確保網(wǎng)表滿足時(shí)序、面積、功耗目標(biāo)。
5、具備clock gating, power gating等基本低功耗設(shè)計(jì)技能,并在項(xiàng)目中落實(shí)。
任職資格:
1、碩士及以上,通信/微電子/計(jì)算機(jī)等相關(guān)專業(yè)。
2、具有8年以上,12nm以下工藝節(jié)點(diǎn),通信芯片(4G/5G)SoC芯片相關(guān)設(shè)計(jì)經(jīng)驗(yàn)。有3次+成功流片經(jīng)驗(yàn)。
3、精通12nm及以下先進(jìn)工藝的設(shè)計(jì)特性,了解工藝角、電壓溫度對(duì)芯片性能的影響。7nm經(jīng)驗(yàn)者優(yōu)先。
4、精通可靠性設(shè)計(jì)(DFT),協(xié)助芯片測(cè)試工程師優(yōu)化ATE方案,避免篩片過程中的漏檢或錯(cuò)檢問題。提高篩選可靠性。
5、了解SoC系統(tǒng)架構(gòu),具備IP核集成及總線協(xié)議(AXI、AHB)應(yīng)用能力。