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3）

負責高速數(shù)據(jù)采集系統(tǒng)(10M采樣速率以上)設計，包括信號調理電路（如抗噪聲設計、濾波電路）、高速PCB布局（抗干擾布線、信號完整性優(yōu)化）。
涉及高速ADC/DAC接口設計、DDR4內存控制、JESD204B/PCIe等高速串行通信協(xié)議實現(xiàn)。
4）任職要求細化
（1）學歷要求：
電子工程/通信工程/自動化等相關專業(yè)，本科及以上學歷（碩士優(yōu)先）。
（2）技術能力：
精通Verilog/VHDL，熟悉SystemVerilog仿真驗證。
3年以上FPGA開發(fā)經驗，具備高速接口（PCIe/JESD204B）或復雜SoC項目經驗。
熟悉數(shù)字信號處理算法及其FPGA實現(xiàn)，具備嵌入式系統(tǒng)開發(fā)能力者優(yōu)先。
（3）軟性素質
能獨立調試硬件兼容性、時序沖突等復雜問題2。
跟蹤FPGA技術動態(tài)（如新架構、AI加速工具鏈），探索創(chuàng)新應用場景。
跨部門溝通（硬件、軟件、算法團隊），推動項目高效落地