職位描述
Verilog HDLVHDL
學(xué)歷要求： 碩士及以上學(xué)歷
專(zhuān)業(yè)：通信、計(jì)算機(jī)、控制等相關(guān)專(zhuān)業(yè)
崗位需求：1
崗位要求：
3年以上電子戰(zhàn)/導(dǎo)引頭行業(yè)經(jīng)驗(yàn)，熟悉電子戰(zhàn)/導(dǎo)引頭系統(tǒng)知識(shí)和原理。具備硬件基礎(chǔ)能力，熟悉FPGA器件和FPGA相關(guān)仿真/開(kāi)發(fā)/.驗(yàn)證工具鏈，精通硬件描述語(yǔ)言(Verilog或VHDL)，了解GJB5000B等相關(guān)設(shè)計(jì)規(guī)范。了解FPGA軟件工程化相關(guān)知識(shí)。熟悉科研和質(zhì)量控制流程。具備一定外語(yǔ)水平，看懂專(zhuān)業(yè)外文文獻(xiàn)。
崗位職責(zé)：
1. 負(fù)責(zé)FPGA軟件產(chǎn)品全生命周期研制、生產(chǎn)、保障及支撐工作；
2. 擔(dān)任數(shù)字模塊負(fù)責(zé)人角色時(shí)，負(fù)責(zé)組織BSP、FPGA、驗(yàn)證、測(cè)試等專(zhuān)業(yè)進(jìn)行模塊集成工作；
3. 負(fù)責(zé)項(xiàng)目FPGA軟件工程化工作；
4. 協(xié)助架構(gòu)師進(jìn)行FPGA軟件需求分解工作，保障分機(jī)產(chǎn)品研制順利進(jìn)行；
5. 協(xié)助部門(mén)進(jìn)行技術(shù)發(fā)展規(guī)劃，實(shí)施本專(zhuān)業(yè)技術(shù)預(yù)研，參與模塊三化、技術(shù)預(yù)研、工程化等方面工作；
6. 協(xié)助部門(mén)進(jìn)行專(zhuān)業(yè)建設(shè)規(guī)劃，參與本專(zhuān)業(yè)人才培養(yǎng)、流程建設(shè)、標(biāo)準(zhǔn)編寫(xiě)、組織資產(chǎn)庫(kù)建設(shè)等工作；
工作地點(diǎn)
濱湖區(qū)無(wú)錫人才金融港
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