職位描述
UVM驗(yàn)證ASIC電子/半導(dǎo)體/集成電路計(jì)算機(jī)硬件通信/網(wǎng)絡(luò)設(shè)備
崗位職責(zé)：
1、和設(shè)計(jì)師密切合作，了解被測(cè)設(shè)計(jì)，制定測(cè)試方案和測(cè)試計(jì)劃；
2、應(yīng)用UVM開發(fā)和維護(hù)芯片級(jí)和模塊級(jí)驗(yàn)證環(huán)境，編寫testcase；
3、和設(shè)計(jì)工程師合作，執(zhí)行白盒驗(yàn)證、灰盒驗(yàn)證、后仿真；
任職要求：
1、掌握數(shù)字電路設(shè)計(jì)基礎(chǔ)知識(shí)和同步電路設(shè)計(jì)基礎(chǔ)知識(shí)；
2、精通System Verilog，有UVM經(jīng)驗(yàn)者優(yōu)先；
3、熟練掌握perl等腳本語(yǔ)言；
4、熟悉Verilog語(yǔ)言，熟悉RTL時(shí)序，能看懂Verilog代碼。
職位福利：五險(xiǎn)一金、補(bǔ)充醫(yī)療保險(xiǎn)、定期體檢、工作居住證、績(jī)效獎(jiǎng)金、帶薪年假、彈性工作
工作地點(diǎn)
北京海淀區(qū)清華科技園科技大廈A座16-18層
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