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作為架構(gòu)技術(shù)負責(zé)人，主導(dǎo)復(fù)雜芯片的系統(tǒng)架構(gòu)定義與關(guān)鍵技術(shù)決策，統(tǒng)籌PPA與成本平衡，驅(qū)動芯片從概念到量產(chǎn)的架構(gòu)創(chuàng)新。
崗位職責(zé)：
1. 主導(dǎo)芯片整體架構(gòu)設(shè)計，定義XPU子系統(tǒng)、存儲層次（Cache/SRAM/DDR）、高速接口、互連總線（NIC/NoC/matrix）等架構(gòu)拓撲方案；制定芯片級時鐘、復(fù)位、低功耗、安全設(shè)計架構(gòu)策略。
2. 參與技術(shù)可行性分析與決策，評估IP選型、工藝節(jié)點對PPA的影響。
3. 跨領(lǐng)域協(xié)同與交付，指導(dǎo)前端設(shè)計、原型驗證及后端團隊落地。
4. 參與芯片量產(chǎn)問題根因分析，給出解決方案。
5. 技術(shù)前瞻性研究 ，跟蹤Chiplet/3DIC，先進總線，先進工藝等先進技術(shù)，規(guī)劃下一代芯片架構(gòu)路線圖。
任職要求：
1.電子工程/計算機/微電子專業(yè)碩士及以上，7年以上架構(gòu)或復(fù)雜IP架構(gòu)設(shè)計經(jīng)驗。
2.至少主導(dǎo)過2款成功量產(chǎn)的芯片架構(gòu)設(shè)計。
3.精通計算機體系結(jié)構(gòu)，熟悉ARM/RISC-V/等多核架構(gòu)及緩存一致性協(xié)議（ACE/CHI）；深入理解高速接口（DDR/PCIe/SerDes）、片上網(wǎng)絡(luò)（NIC/NoC）及DFT/安全架構(gòu)設(shè)計。
4.熟悉AI/汽車/通信等端側(cè)芯片的典型架構(gòu)范式（如異構(gòu)計算、功能安全ISO 26262等）優(yōu)先。
5.具備技術(shù)領(lǐng)導(dǎo)力，能協(xié)調(diào)跨部門（軟件/硬件/市場）資源推進架構(gòu)落地能力優(yōu)先。