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1.負(fù)責(zé)前端邏輯綜合及代碼等價(jià)性驗(yàn)證，根據(jù)電路前端設(shè)計(jì)需求，進(jìn)行模塊級(jí)版圖設(shè)計(jì)；
2.負(fù)責(zé)進(jìn)行版圖布局規(guī)劃，實(shí)現(xiàn)頂層版圖拼接，負(fù)責(zé)版圖寄生參數(shù)提取、時(shí)序收斂、物理驗(yàn)證及Tape Out等其它相關(guān)工作。

崗位要求：

1.精通Verilog硬件語(yǔ)言、System Verilog語(yǔ)言、shell腳本語(yǔ)言、Linux操作系統(tǒng)，熟悉計(jì)算機(jī)體系結(jié)構(gòu)基礎(chǔ)知識(shí)；
2.應(yīng)屆博士或有相關(guān)工作經(jīng)驗(yàn)博士即可，專業(yè)最好是計(jì)算機(jī)科學(xué)與技術(shù)/電子科學(xué)與技術(shù)/集成電路設(shè)計(jì)與集成系統(tǒng)/微電子學(xué)/電子信息/計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)。