職位描述
VerilogRTL設計電子/半導體/集成電路
崗位內(nèi)容：
1. 負責IC設計。
2. 編寫Verilog 代碼，進行模擬仿真、綜合和布局布線。
3. 實現(xiàn)IC設計規(guī)格書，包括架構(gòu)、設計、實現(xiàn)和驗證。
任職要求：
1. 精通數(shù)字電路設計和FPGA設計流程。
2. 具有豐富的HDL編程經(jīng)驗，熟練使用Verilog 語言。
3. 對數(shù)字信號處理和FPGA設計算法有深入了解。
4. 熟悉EDA工具鏈，如Vivado、Quartus等。
5. 有良好的溝通、團隊協(xié)作能力和問題解決技巧。
6. 本科及以上學歷，專業(yè)是電子、通信、計算機或相關領域。
1. 負責IC設計。
2. 編寫Verilog 代碼，進行模擬仿真、綜合和布局布線。
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3. 對數(shù)字信號處理和FPGA設計算法有深入了解。
4. 熟悉EDA工具鏈，如Vivado、Quartus等。
5. 有良好的溝通、團隊協(xié)作能力和問題解決技巧。
6. 本科及以上學歷，專業(yè)是電子、通信、計算機或相關領域。
工作地點
鄭州市-二七區(qū)-二馬路82號
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