職位描述
UVMSV語(yǔ)言Modelsim
崗位內(nèi)容：
1. 為 SoC 的功能和性能驗(yàn)證設(shè)計(jì)測(cè)試計(jì)劃，編寫(xiě)測(cè)試用例和測(cè)試腳本。
2. 執(zhí)行驗(yàn)證測(cè)試，并對(duì)測(cè)試結(jié)果進(jìn)行詳細(xì)分析和總結(jié)。
3. 跟蹤設(shè)計(jì)問(wèn)題和測(cè)試問(wèn)題，并協(xié)作解決問(wèn)題，持續(xù)優(yōu)化驗(yàn)證流程。
4. 維護(hù)和更新驗(yàn)證環(huán)境以及部分自動(dòng)化工具。
任職要求：
1. 具備扎實(shí)的計(jì)算機(jī)體系結(jié)構(gòu)基礎(chǔ)知識(shí)，對(duì)計(jì)算機(jī)組成原理有深入理解。
2. 熟練掌握 System Verilog語(yǔ)言，能夠理解 RTL 和門(mén)級(jí)電路原理圖。
3. 熟悉常見(jiàn)的仿真工具和驗(yàn)證方法，如 VCS、Modelsim、UVM 等。
4. 能夠獨(dú)立分析問(wèn)題并提出解決方案，善于團(tuán)隊(duì)合作，具備良好的溝通能力。
工作地點(diǎn)
成都市-武侯區(qū)-高新區(qū)天華一路99號(hào)
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