職位描述
Verilog HDL
崗位職責(zé)：
1. 根據(jù)項(xiàng)目的功能需求及任務(wù)安排，編寫邏輯方案設(shè)計(jì)、模塊劃分；
2. 功能實(shí)現(xiàn)的詳細(xì)代碼，仿真實(shí)現(xiàn)，測(cè)試用例，邏輯使用說(shuō)明文檔的編寫；
3. 協(xié)助硬件工程師確定器件選型、對(duì)FPGA等芯片的設(shè)計(jì)進(jìn)行討論指導(dǎo)、審查；
4. 項(xiàng)目聯(lián)調(diào)，配合軟件、硬件工程師進(jìn)行各個(gè)接口的調(diào)試，以及與客戶的聯(lián)調(diào)。
崗位要求
1. 碩士及以上學(xué)歷，碩士及以上學(xué)歷，計(jì)算機(jī)類、電子信息類、電氣類、控制類、自動(dòng)化類、儀器儀表等相關(guān)專業(yè)；
2.熟悉Verilog/VHDL語(yǔ)言；熟悉FPGA的高速接口開發(fā)，包括PCIe、DDR、ADC、DAC、GTX、SRIO等優(yōu)先；
4.具有良好的學(xué)習(xí)能力、溝通能力、文檔書寫能力及上進(jìn)心和自律性。
工作地點(diǎn)
北京豐臺(tái)區(qū)中國(guó)中鐵建工集團(tuán)西配樓三層
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