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更新于 今天

FPGA軟件開發(fā)工程師

1-1.8萬·13薪
  • 南昌南昌縣
  • 3-5年
  • 本科
  • 全職
  • 招1人

職位描述

Verilog HDLVHDLSystem VerilogISEVivadoPCLE開發(fā)經(jīng)驗算法設(shè)計經(jīng)驗FPGA開發(fā)/驗證經(jīng)驗醫(yī)療設(shè)備/器械
崗位職責(zé):
1.根據(jù)系統(tǒng)設(shè)計要求,參與FPGA, DSP器件選型、FPGA總體方案設(shè)計、RTL編碼、仿真驗證、板級調(diào)試;
2.對產(chǎn)品進行需求分析與方案設(shè)計、仿真驗證及控制算法軟件開發(fā);
3.負(fù)責(zé)產(chǎn)品功能的開發(fā)、調(diào)試和改進;
4.制定詳細(xì)的 FPGA 和 DSP 模塊測試方案,對開發(fā)完成的功能模塊進行全面測試,配合軟、硬件工程師完成系統(tǒng)測試核設(shè)計驗證;
5.負(fù)責(zé)編寫完整、規(guī)范的技術(shù)文檔,涵蓋 FPGA 和 DSP 的設(shè)計方案、代碼注釋、測試報告、用戶手冊等;
崗位要求:
1、電子信息工程、通信工程、計算機科學(xué)與技術(shù)、生物醫(yī)學(xué)工程等相關(guān)專業(yè),本科及以上學(xué)歷;
2、具備 3 年以上 FPGA 開發(fā)經(jīng)驗,精通 Verilog 或 VHDL 硬件描述語言,能夠獨立完成復(fù)雜 FPGA 項目的設(shè)計與開發(fā)。熟悉 Xilinx、Altera 等主流 FPGA 廠商的器件及開發(fā)工具,如 Vivado、Quartus II 等。掌握 FPGA 的資源優(yōu)化、時序分析與約束等技術(shù),能夠?qū)?FPGA 設(shè)計進行性能提升和功耗優(yōu)化。有使用易靈思FPGA開發(fā)經(jīng)驗優(yōu)先。
3、熟悉 DSP 的體系結(jié)構(gòu)和編程模型,有 2 年以上 DSP 開發(fā)經(jīng)驗。熟練使用 C/C++ 語言進行 DSP 程序開發(fā),能夠進行 DSP 的初始化配置、中斷處理、算法移植與優(yōu)化等工作。了解常見的 DSP 芯片,如 TI 的 TMS320 系列等;
4、具備扎實的硬件電路基礎(chǔ)知識,能夠讀懂硬件原理圖,理解數(shù)字電路和模擬電路的基本原理。熟悉常用的硬件接口協(xié)議,如 SPI、I2C、UART、USB、Ethernet 等,能夠進行硬件接口電路的設(shè)計與調(diào)試;
5、對信號處理、圖像處理、控制算法等有深入理解,能夠?qū)⑾嚓P(guān)算法在 FPGA 和 DSP 上實現(xiàn)。熟悉常見的數(shù)字信號處理算法,如濾波算法、FFT 算法、相關(guān)算法等;;
6、擁有較強的團隊協(xié)作精神和溝通能力,能夠與不同專業(yè)背景的團隊成員緊密合作,共同推進項目進展,具備良好的問題分析與解決能力,能夠在復(fù)雜的系統(tǒng)中快速定位并解決技術(shù)問題。
7、有醫(yī)療設(shè)備開發(fā)經(jīng)驗,特別是能量類醫(yī)療設(shè)備開發(fā)經(jīng)驗者優(yōu)先,熟悉醫(yī)療器械相關(guān)法規(guī)和標(biāo)準(zhǔn)。

工作地點

南昌南昌縣小藍(lán)經(jīng)濟技術(shù)開發(fā)區(qū)小藍(lán)中大道346號11B棟11棟2樓

職位發(fā)布者

張小蕓/高級人力資源經(jīng)理

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元合澤眾科技有限公司是專業(yè)從事醫(yī)療器械研發(fā)、生產(chǎn)、銷售的高科技民營企業(yè)。公司擁有先進的智能化器械制造系統(tǒng)、自主知識產(chǎn)權(quán)的品種、嚴(yán)格的質(zhì)量保證體系、卓越的經(jīng)營團隊,使公司發(fā)展勢頭強勁,為同行矚目。公司奉承“質(zhì)量第一、信譽至上、人本關(guān)懷”的營銷準(zhǔn)則,建立與完善了專家型營銷機制,銷售網(wǎng)絡(luò)和代理機構(gòu)遍布全國大中城市。公司堅持“科技為基礎(chǔ),市場為導(dǎo)向”的發(fā)展戰(zhàn)略,堅持“嚴(yán)謹(jǐn)求實、高效創(chuàng)新”的企業(yè)理念,堅持“合作·雙贏、敬業(yè)·拼搏”的元合精神,堅持“源自社會、奉獻社會”的企業(yè)宗旨,塑一流人才,創(chuàng)一流企業(yè)。
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