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【職位描述】
1. 深入理解Verilog語言，明晰其與硬件電路的映射關系。
2. 熟練掌握賽靈思Spartan3和Vertix4、復旦微電PSoC等系列器件結構，熟悉其資源與Verilog行為描述方法的關聯。
3. 能熟練運用Synplify、Quartus、ISE、Modelsim等開發(fā)工具。
4. 精通數字電路，包括組合電路、觸發(fā)器，尤其要能運用D觸發(fā)器構成分頻器（含奇數倍分頻且占空比為50%情況）及時序電路，可使用Verilog語言準確描述。
5. 熟悉FPGA設計全流程，涵蓋仿真、綜合、布局布線和時序分析。
6. 精準掌握slice、lut、ram等資源的估算方法。
7. 熟知同步設計原理。
8. 熟練掌握建立時間、保持時間、波特率計算、延遲時間計算、競爭冒險及消除毛刺方法等基本概念。
9. 有具體FPGA設計項目經驗，應屆生有畢業(yè)設計相關經驗亦可。
10. 具備良好設計思路，能在速率、資源、功耗間做好權衡，如流水線設計（打拍子）等。
11.有塞靈思式復旦微電經驗者優(yōu)先