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1. 主要負(fù)責(zé)FPGA開(kāi)發(fā)，包括代碼編寫(xiě)、仿真、時(shí)序約束、時(shí)序分析、調(diào)試和測(cè)試工作；
2. 編寫(xiě)相關(guān)的設(shè)計(jì)文檔；
3. 熟練運(yùn)用Verilog HDL語(yǔ)言，具有良好的編碼風(fēng)格，會(huì)使用仿真工具對(duì)邏輯代碼進(jìn)行仿真；
4. 熟悉VIVADO、ModelSim等邏輯開(kāi)發(fā)工具，熟悉Xilinx的ZYNQ或7系列FPGA架構(gòu)和開(kāi)發(fā)流程；
素質(zhì)要求：
1.優(yōu)秀的溝通能力、理解能力；
2.思維活躍，工作態(tài)度積極，積極地學(xué)習(xí)并掌握新技術(shù)；
3.有良好的溝通和學(xué)習(xí)能力、較強(qiáng)的團(tuán)隊(duì)協(xié)作能力以及快速解決問(wèn)題的能力；
4.可以承受工作壓力，有良好樂(lè)觀(guān)的心態(tài)；
5.具有責(zé)任意識(shí)、敬業(yè)誠(chéng)信、對(duì)工作認(rèn)真負(fù)責(zé)。