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AI SoC 研發(fā)過程中，F(xiàn)PGA 平臺用于關(guān)鍵 IP 的驗(yàn)證、系統(tǒng)級調(diào)試和多芯片互聯(lián)方案研究，以降低 ASIC 設(shè)計風(fēng)險并提高開發(fā)效率。這部分開發(fā)工作包含標(biāo)準(zhǔn)化的 FPGA 邏輯設(shè)計和基本驗(yàn)證，但針對 SoC 級互聯(lián)、高速協(xié)議實(shí)現(xiàn)及安全子系統(tǒng)的 FPGA 開發(fā)仍需團(tuán)隊內(nèi)部主導(dǎo)，以確保 SoC 設(shè)計的高效驗(yàn)證和系統(tǒng)級優(yōu)化。 熟悉 Verilog/VHDL/SystemVerilog 設(shè)計，掌握 FPGA 設(shè)計流程，能夠獨(dú)立完成 FPGA 平臺搭建、關(guān)鍵 IP 功能驗(yàn)證、性能優(yōu)化，并與芯片、后端和軟件團(tuán)隊緊密協(xié)作。具備基于以太網(wǎng)協(xié)議 FPGA 開發(fā)經(jīng)驗(yàn)或安全子系統(tǒng) FPGA 開發(fā)經(jīng)驗(yàn)者優(yōu)先 本科及以上，3年及以上經(jīng)驗(yàn)；必須熟悉FPGA 開發(fā)及調(diào)試流程，必須熟悉RTL開發(fā)，優(yōu)先做過FPGA 原型驗(yàn)證相關(guān)