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一、崗位基本信息
崗位名稱：資深數(shù)字 IC 設(shè)計(jì)工程師
工作地點(diǎn)：重慶（可協(xié)商遠(yuǎn)程辦公，核心項(xiàng)目需現(xiàn)場(chǎng)協(xié)同）
薪資范圍：30-40K / 月（根據(jù)經(jīng)驗(yàn)、技術(shù)深度面議）
匯報(bào)對(duì)象：研發(fā)總監(jiān)
二、崗位職責(zé)
1.架構(gòu)設(shè)計(jì)與方案落地：主導(dǎo) SoC/IP 芯片的架構(gòu)定義、規(guī)格分解與技術(shù)方案評(píng)審，輸出架構(gòu)設(shè)計(jì)文檔、模塊劃分方案，結(jié)合業(yè)務(wù)場(chǎng)景平衡功耗、面積、時(shí)序（PPA）指標(biāo)，保障設(shè)計(jì)可行性。
2.全流程 RTL 開(kāi)發(fā)：負(fù)責(zé)核心模塊 RTL 編碼（Verilog/SystemVerilog）、邏輯仿真與代碼優(yōu)化，解決跨時(shí)鐘域（CDC）、復(fù)位同步、接口兼容等關(guān)鍵設(shè)計(jì)問(wèn)題，確保代碼可讀性、可維護(hù)性與可測(cè)試性。
3.設(shè)計(jì)驗(yàn)證與原型驗(yàn)證：參與芯片級(jí)驗(yàn)證計(jì)劃制定，編寫(xiě)測(cè)試用例，配合驗(yàn)證團(tuán)隊(duì)完成功能仿真、覆蓋率分析；主導(dǎo) FPGA 原型驗(yàn)證方案設(shè)計(jì)與落地，加速芯片功能驗(yàn)證進(jìn)度。
4.時(shí)序與低功耗優(yōu)化：獨(dú)立完成 SDC 約束編寫(xiě)、靜態(tài)時(shí)序分析（STA）與時(shí)序收斂，解決 setup/hold 違例等復(fù)雜時(shí)序問(wèn)題；基于 UPF/CPF 規(guī)范完成低功耗設(shè)計(jì)，包括電源域規(guī)劃、門(mén)控時(shí)鐘設(shè)計(jì)與功耗分析優(yōu)化。
5.DFT 設(shè)計(jì)與后端協(xié)同：主導(dǎo)可測(cè)試性設(shè)計(jì)（DFT），完成掃描鏈插入、ATPG 向量生成與故障覆蓋率優(yōu)化；配合后端團(tuán)隊(duì)完成布局布線（PR）、后仿真、Sign-off，解決設(shè)計(jì)與后端實(shí)現(xiàn)的兼容性問(wèn)題。
6.IP 集成與流片交付：負(fù)責(zé)第三方 IP 選型、評(píng)估與集成（如 CPU 核、DDR、PCIe、USB、Ethernet 等），解決 IP 兼容性與性能瓶頸；主導(dǎo)芯片流片（Tape-out）全流程技術(shù)把控，輸出符合 Foundry 要求的交付物，跟進(jìn)流片進(jìn)度與風(fēng)險(xiǎn)。
7.技術(shù)團(tuán)隊(duì)賦能：指導(dǎo)初級(jí) / 中級(jí) IC 設(shè)計(jì)工程師，制定技術(shù)培訓(xùn)計(jì)劃，分享設(shè)計(jì)經(jīng)驗(yàn)與最佳實(shí)踐；推動(dòng)設(shè)計(jì)流程標(biāo)準(zhǔn)化、工具鏈優(yōu)化，提升團(tuán)隊(duì)整體設(shè)計(jì)效率與產(chǎn)品質(zhì)量。
8.跨部門(mén)協(xié)同與需求反饋：作為技術(shù)核心對(duì)接產(chǎn)品、驗(yàn)證、后端、測(cè)試等跨部門(mén)團(tuán)隊(duì)，對(duì)齊需求與項(xiàng)目節(jié)點(diǎn)；收集市場(chǎng)與客戶對(duì)芯片性能、功能的改進(jìn)建議，協(xié)同研發(fā)團(tuán)隊(duì)推進(jìn)產(chǎn)品迭代。
任職要求：
（一）學(xué)歷與專業(yè)
本科及以上學(xué)歷，微電子、集成電路、電子工程、通信工程、計(jì)算機(jī)體系結(jié)構(gòu)等相關(guān)專業(yè)；碩士及以上學(xué)歷優(yōu)先，具備海外知名院校背景或跨國(guó)芯片企業(yè)工作經(jīng)驗(yàn)者優(yōu)先。
（二）工作經(jīng)驗(yàn)
1.5年以上數(shù)字 IC 前端設(shè)計(jì)相關(guān)工作經(jīng)驗(yàn)，至少 2 次以上成功流片（Tape-out）經(jīng)歷；
2.具備數(shù)字信號(hào)處理DSP或大規(guī)模 SoC 芯片設(shè)計(jì)經(jīng)驗(yàn)，有車規(guī) / 工業(yè)級(jí)高可靠芯片設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先；
3.曾主導(dǎo)過(guò)核心模塊或整顆芯片的全流程設(shè)計(jì)，具備團(tuán)隊(duì)管理或技術(shù)牽頭經(jīng)驗(yàn)者優(yōu)先。
（三）專業(yè)技能
1.基礎(chǔ)理論：扎實(shí)的數(shù)字電路、計(jì)算機(jī)體系結(jié)構(gòu)、半導(dǎo)體物理基礎(chǔ)，精通 AMBA（AXI/AHB/APB）等主流片上總線協(xié)議。
2.開(kāi)發(fā)能力：精通 Verilog/SystemVerilog 編程語(yǔ)言，具備復(fù)雜邏輯設(shè)計(jì)與代碼優(yōu)化能力，熟悉 RTL 編碼規(guī)范與代碼審查流程。
3.工具與流程：熟練使用 Linux 操作系統(tǒng)，掌握 VCS、Verdi、Design Compiler、PrimeTime、Formality、DFT Compiler 等主流 EDA 工具；具備 Perl/Python/Shell 腳本開(kāi)發(fā)能力，可自動(dòng)化提升設(shè)計(jì)效率。
4.核心技術(shù)：
深入理解低功耗設(shè)計(jì)流程（UPF）與 DFT 設(shè)計(jì)方法，能獨(dú)立完成復(fù)雜芯片低功耗與可測(cè)試性設(shè)計(jì)；
精通靜態(tài)時(shí)序分析（STA）原理與方法，能快速定位并解決復(fù)雜時(shí)序問(wèn)題，保障時(shí)序收斂；
熟悉先進(jìn)工藝設(shè)計(jì)流程與 Foundry PDK 規(guī)則，具備先進(jìn)工藝芯片設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先。
5.文檔與英文：具備優(yōu)秀的技術(shù)文檔撰寫(xiě)能力，可輸出高質(zhì)量設(shè)計(jì)報(bào)告、測(cè)試方案等；熟練閱讀英文技術(shù)文檔，能獨(dú)立解讀芯片 Datasheet 與 EDA 工具手冊(cè)，具備英文溝通能力者優(yōu)先。
（四）核心能力
1.問(wèn)題解決：邏輯思維縝密，具備極強(qiáng)的復(fù)雜問(wèn)題排查與攻堅(jiān)能力，能快速定位并解決設(shè)計(jì)、仿真、流片過(guò)程中的技術(shù)瓶頸。
2.溝通協(xié)作：具備良好的跨部門(mén)溝通協(xié)調(diào)能力，能精準(zhǔn)傳遞技術(shù)信息，推動(dòng)團(tuán)隊(duì)高效協(xié)作完成項(xiàng)目目標(biāo)。
3.責(zé)任與抗壓：具備高度的責(zé)任心與項(xiàng)目把控能力，能承受芯片設(shè)計(jì)行業(yè)高強(qiáng)度工作節(jié)奏，應(yīng)對(duì)項(xiàng)目節(jié)點(diǎn)壓力與突發(fā)技術(shù)問(wèn)題。
4.學(xué)習(xí)創(chuàng)新：持續(xù)關(guān)注半導(dǎo)體行業(yè)新技術(shù)、新工藝、新工具，具備快速學(xué)習(xí)與技術(shù)創(chuàng)新能力，能將新技術(shù)應(yīng)用于實(shí)際設(shè)計(jì)中。