崗位職責(zé):
1、根據(jù)產(chǎn)品需求,參與定義FPGA系統(tǒng)架構(gòu),負(fù)責(zé)RTL設(shè)計(jì)、實(shí)現(xiàn)、仿真與調(diào)試,確保滿足嚴(yán)格的時(shí)序、資源和功耗目標(biāo)。
2、負(fù)責(zé)開發(fā)與優(yōu)化ADC/DAC控制邏輯、高速串行接口、并行接口數(shù)據(jù)流傳輸邏輯等。
3、負(fù)責(zé)將核心DSP算法等(如數(shù)字濾波、實(shí)時(shí)FFT、數(shù)字下變頻、相關(guān)計(jì)算等)進(jìn)行硬件優(yōu)化和流水線實(shí)現(xiàn)。
4、與硬件工程師、嵌入式軟件工程師緊密協(xié)作,完成板級(jí)調(diào)試、系統(tǒng)聯(lián)調(diào)與性能驗(yàn)證。
5、編寫設(shè)計(jì)文檔、測試報(bào)告等。
任職要求:
1、碩士及以上學(xué)歷,電子、自動(dòng)化、信號(hào)處理及通信等相關(guān)專業(yè),3年以上FPGA開發(fā)經(jīng)驗(yàn)。
2、精通Verilog/VHDL,具備良好的編碼風(fēng)格和模塊化設(shè)計(jì)思想。
3、熟悉FPGA開發(fā)流程和Xilinx、Altera開發(fā)環(huán)境,能熟練使用Vivado、Modelsim等開發(fā)工具;
4、擁有高速數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn),熟悉時(shí)序分析、跨時(shí)鐘域處理、高速SerDes應(yīng)用基礎(chǔ)。
具備以下至少一個(gè)領(lǐng)域的實(shí)踐經(jīng)驗(yàn):
數(shù)據(jù)采集系統(tǒng):熟悉ADC/DAC接口(SPI, LVDS, JESD204B)、模擬前端控制邏輯。
數(shù)字信號(hào)處理:在FPGA上實(shí)現(xiàn)過FIR/IIR濾波器、FFT、調(diào)制解調(diào)等算法。