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一、職位職責(zé)：
1. 基板設(shè)計(jì)與優(yōu)化
- 主導(dǎo)芯片封裝基板（Substrate）的全鏈路設(shè)計(jì)，包括原理圖繪制、布局布線、Bump/Ball Map規(guī)劃及阻抗匹配，確保滿足高速信號(hào)（如PCIe 5/6、DDR5、HBM）和電源完整性（PI）要求。
- 優(yōu)化基板層疊結(jié)構(gòu)、線寬/線距及材料選型（如ABF、BT樹脂），降低信號(hào)損耗（SI）和電磁干擾（EMI），提升封裝可靠性。
- 設(shè)計(jì)電源網(wǎng)絡(luò)（PDN），優(yōu)化去耦電容布局，解決電源噪聲（PI）問題，確保低電壓大電流場(chǎng)景下的供電穩(wěn)定性。
2. SI/PI/EMC仿真與驗(yàn)證
- 使用仿真工具（如SIwave、HFSS、ADS、PowerSI）對(duì)封裝進(jìn)行全鏈路電熱聯(lián)合仿真，分析信號(hào)反射、串?dāng)_、電源噪聲及熱應(yīng)力分布，輸出優(yōu)化方案。
- 主導(dǎo)EMC設(shè)計(jì)，制定屏蔽方案（如接地層分割、屏蔽過孔布局），通過預(yù)測(cè)試（如TIS/RE測(cè)試）確保封裝符合行業(yè)標(biāo)準(zhǔn)（如FCC、CE）。
- 針對(duì)3D堆疊、Fan-Out等先進(jìn)封裝技術(shù)，解決多芯片互連的信號(hào)完整性及熱耦合問題。
3. 跨部門協(xié)作與技術(shù)落地
- 與芯片設(shè)計(jì)團(tuán)隊(duì)協(xié)作，參與芯片封裝方案選型（如WLCSP、Flip-Chip、SiP），提供封裝可制造性建議（DFM）。
- 與封裝工藝部門協(xié)同，將設(shè)計(jì)轉(zhuǎn)化為可量產(chǎn)方案，解決制程中的工藝偏差（如線寬公差、層間對(duì)準(zhǔn)）對(duì)SI/PI的影響。
- 支持客戶技術(shù)對(duì)接，提供封裝設(shè)計(jì)規(guī)范及失效分析報(bào)告，解決量產(chǎn)中的可靠性問題。
4. 技術(shù)網(wǎng)頁與知識(shí)沉淀
- 編寫封裝設(shè)計(jì)規(guī)范、仿真報(bào)告及可靠性測(cè)試方案，確保設(shè)計(jì)可追溯性。
- 推動(dòng)專利申報(bào)及技術(shù)標(biāo)準(zhǔn)化，總結(jié)高速封裝設(shè)計(jì)經(jīng)驗(yàn)并形成內(nèi)部培訓(xùn)教材。
二、職位要求：
1. 教育背景與經(jīng)驗(yàn)
- 碩士及以上學(xué)歷，微電子、電子工程、通信工程或材料科學(xué)專業(yè)，8年以上集成電路封裝設(shè)計(jì)經(jīng)驗(yàn)，其中3年以上基板設(shè)計(jì)及SI/PI/EMC優(yōu)化經(jīng)驗(yàn)。
- 熟悉GJB級(jí)封裝標(biāo)準(zhǔn)，有AI芯片、CPU、GPU和高密度SiP封裝項(xiàng)目經(jīng)驗(yàn)者優(yōu)先。
2. 專業(yè)技能
- 精通Cadence Allegro Package Designer、SIwave、PowerSI等設(shè)計(jì)工具，熟練使用ANSYS HFSS、ADS進(jìn)行電磁仿真。
- 掌握高速接口設(shè)計(jì)規(guī)范（PCIe、DDR、USB），熟悉基板材料特性（介電常數(shù)、損耗因子）及熱膨脹系數(shù)匹配等。
- 具備熱仿真能力（如COMSOL、ANSYS ），能評(píng)估封裝熱阻及散熱方案。
3. 核心能力
- 具備復(fù)雜系統(tǒng)級(jí)問題解決能力，能從電性、熱力、機(jī)械多維度優(yōu)化封裝設(shè)計(jì)。
- 優(yōu)秀的跨部門協(xié)調(diào)能力，熟悉IPD流程，推動(dòng)設(shè)計(jì)-工藝-量產(chǎn)閉環(huán)優(yōu)化。
- 較強(qiáng)的技術(shù)文檔撰寫能力，熟悉專利布局及行業(yè)標(biāo)準(zhǔn)解讀。