職位描述
Verilog HDLVHDL
1. 負(fù)責(zé)FPGA的架構(gòu)設(shè)計(jì)、RTL編碼（VHDL為主）、仿真驗(yàn)證及時(shí)序優(yōu)化。
2. 開發(fā)工業(yè)自動(dòng)化相關(guān)的高可靠性FPGA模塊，如：
- 高速數(shù)據(jù)采集與處理
- 實(shí)時(shí)通信協(xié)議（EtherCAT、PROFINET等）
- 電機(jī)控制/PWM生成
- 傳感器接口（ADC/DAC、SPI/I2C）
3. 配合硬件團(tuán)隊(duì)完成FPGA與外圍電路的集成調(diào)試，解決信號(hào)完整性問題。
4. 編寫技術(shù)文檔（設(shè)計(jì)規(guī)范、測(cè)試報(bào)告等），支持產(chǎn)品量產(chǎn)與維護(hù)。
5. 參與工業(yè)自動(dòng)化系統(tǒng)的需求分析，提出FPGA層面的解決方案。
---
任職要求
1. 必備技能：
- 本科及以上學(xué)歷，電子工程、通信、自動(dòng)化等相關(guān)專業(yè)。
- 5年以上FPGA開發(fā)經(jīng)驗(yàn)，精通VHDL（Verilog可作為補(bǔ)充）。
- 熟悉Xilinx/Altera（Intel）FPGA開發(fā)流程（Vivado/Quartus）。
- 掌握數(shù)字電路設(shè)計(jì)（時(shí)序約束、跨時(shí)鐘域處理、低功耗優(yōu)化）。
- 熟練使用仿真工具（ModelSim、VCS等）和邏輯分析儀（ChipScope/SignalTap）。
2. 優(yōu)先條件：
- 有工業(yè)自動(dòng)化、工控設(shè)備、機(jī)器人或電機(jī)控制相關(guān)項(xiàng)目經(jīng)驗(yàn)。
- 熟悉工業(yè)總線協(xié)議（如EtherCAT、CANopen、Modbus）。
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工作地點(diǎn)
上海浦東新區(qū)張江集電港
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